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PIC18F6585/8585/6680/8680
DS30491C-page 276
2004 Microchip Technology Inc.
FIGURE 23-1:
CAN BUFFERS AND PROTOCOL ENGINE BLOCK DIAGRAM
MS
G
R
E
Q
TXB2
ABT
F
ML
O
A
TX
ER
R
MT
X
B
U
F
M
E
SSA
G
E
Message
Queue
Control
Transmit Byte Sequencer
MS
G
R
E
Q
TXB1
ABT
F
ML
O
A
TX
ER
R
MT
X
B
U
F
M
E
SSA
G
E
MS
G
R
E
Q
TXB0
ABT
F
ML
O
A
TX
ER
R
MT
X
B
U
F
M
E
SSA
G
E
Acceptance Filters
(RXF0 – RXF05)
A
c
e
p
t
Data Field
Identifier
Acc
ept
anc
e
M
a
sk
RX
M
1
Acceptance Filters
(RXF06 – RXF15)
M
A
B
Acc
ept
anc
e
M
a
sk
RX
M0
Rcv Byte
16-4 to 1 muxs
PROTOCOL
MESSAGE
BUFFERS
Transmit Option
MODE 0
MODE 1, 2
6 TX/RX
Buffers
2 RX
Buffers
CRC<14:0>
Comparator
Receive<8:0>
Transmit<7:0>
Receive
Error
Transmit
Error
Protocol
REC
TEC
Err-Pas
Bus-Off
Finite
State
Machine
Counter
Shift<14:0>
{Transmit<5:0>, Receive<8:0>}
Transmit
Logic
Bit
Timing
Logic
TX
RX
Configuration
Registers
Clock
Generator
BUFFERS
ENGINE
MODE 0
MODE 1, 2
RXF15
VCC
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